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交出你的灵魂

用verilog实现16bit数据的算术右移功能

上一篇 / 下一篇  2019-01-30 23:34:01

module ShiftR_N(num, i1, o1)

begin

 

input  [3:0] num;

input  [15:0] i1;

output [15:0] o1;

wire [31:0] tempo

 

assign tempo = { 16{i1[15]}, i1[15:0]} >> num;

assign o1 = tempo[15:0];

 

endmodule


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  • 更新时间: 2019-01-31

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