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干货!集成电路闩锁效应与工程应用

2019-04-29 14:24:20 来源:EETOP


本文技术内容摘选于EETOP创芯大讲堂温得通老师的集成电路系列课程之《集成电路闩锁效应与工程应用》。

为了使更多从事集成电路相关工作的工程师获取更多专业技能,在去年EETOP创芯大讲堂特邀温老师录制了《集成电路闩锁效应与工程应用》系列培训课程。此课程将在五一期间以8折优惠价格回馈EETOP广大中高端工程师用户。

 

课程适用对象
 

工艺研发工程师(TD)

版图设计工程师

模拟电路设计工程师

ESD电路设计工程师

芯片失效分析工程师
 

引言:

闩锁效应存在于体CMOS集成电路中,它一直是CMOS集成电路可靠性的一个潜在的严重问题,随着CMOS技术的不断发展,器件的尺寸越来越小,同时器件间的间距也越来越小,集成电路的器件密度越来越大,集成电路的闩锁效应变得越来越严重,特别是在输入输出电路。
 

闩锁效应出现的背景
 

最早出现的集成电路工艺技术是双极型工艺技术,它也是最早应用于实际生产的集成电路工艺技术。随着微电子工艺技术的不断发展,工艺技术日趋先进,其后又相继出现了PMOS、NMOS、CMOS、BiCMOS和BCD等工艺技术。
 

1947年,贝尔实验室的Bardeen、Shockley和Brattain发明了第一只点接触晶体管。1949年,贝尔实验室的Shcokley提出pn结和双极型晶体管理论,1951年贝尔实验室制造出第一只锗双极型晶体管,1956年德州仪器制造出第一只硅双极型晶体管,1970年硅平面工艺技术成熟,双极型集成电路开始大批量生产。
 

由于双极型工艺技术制造流程简单、制造成本低和成品率高,另外在电路性能方面它具有高速度、高跨导、低噪声、高模拟精度和强电流驱动能力等方面的优势,它一直受到设计人员的青睐,在高速电路、模拟电路和功率电路中占主导地位,但是它的缺点是集成度低和功耗大,其纵向(结深)尺寸无法跟随横向尺寸成比例缩小,所以在VLSI(超大规模集成电路)中受到很大限制,在20世纪70年代之前集成电路基本是双极型工艺集成电路。20世纪70年代,NMOS和CMOS工艺集成电路开始在逻辑运算领域逐步取代双极型工艺集成电路的统治地位,但是在模拟器件和大功率器件等领域双极型工艺集成电路依然占据重要的地位。图1-1所示的是双极型工艺集成电路剖面图。VNPN是纵向NPN(Vertical NPN),LPNP是横向PNP(LateralPNP),n+是n型重掺杂扩散区,P+是p型重掺杂有源区,P-Base是p型基区,PW(P-WELL)是p型阱,NW(N-WELL)是深n型阱,NBL(N+Buried Layer)是n型埋层,P-sub(P-substrate)是p型衬底,N-EPI(N-Epitaxial)是n型外延层。

 

图1-1双极型工艺集成电路剖面图
 

1930年Lilienfeld和Heil提出MOSFET晶体管结构,但是由于栅氧化层存在固定和可移动的正电荷,所以一直没有制造成功MOSFET晶体管,直到20世纪60、70年代NMOS和PMOS工艺技术才相继出现。早期的PMOS和NMOS的栅极都是金属铝栅,MOSFET的核心是金属-氧化物-半导体,它们组成电容,通过栅极可以形成电场,所以称为金属氧化物半导体场效应管。PMOS是制造在n型衬底上的p沟道器件,NMOS是制造在p型衬底上的n沟道器件,它们都是采用铝栅控制器件形成反型层沟道,沟道连通源端和漏端,使器件开启导通工作。它们都是电压控制器件,PMOS依靠空穴导电工作,NMOS依靠电子导电工作。图1-2所示的是NMOS和PMOS晶体管剖面图。图1-3所示的是利用NMOS和电阻负载设计的逻辑门电路。

 

 

图1-2NMOS和PMOS晶体管剖面图



 

图1-3利用NMOS和电阻负载设计的逻辑门电路
 

因为电子比空穴具有更高的迁移率,电子的迁移率μe大于空穴的迁移率μh,μe大约等于2.5μh,因而NMOS的电流驱动能力大约是PMOS的2倍,所以采用NMOS工艺技术制造的集成电路性能比采用PMOS工艺技术制造的集成电路更具优势,集成电路设计人员更倾向于采用NMOS技术设计电路。20世纪70年代到80年代初期,NMOS工艺技术被广泛应用于集成电路生产,由于NMOS工艺技术具有更高的集成度,并且NMOS的光刻步骤比双极型工艺技术少很多,它不像双极型工艺技术中存在很多为了提高双极型晶体管性能的阱扩散区,如N-EPI和NBL,与双极型工艺技术相比,利用NMOS工艺技术制造的集成电路更便宜。
 

随着集成电路的集成度不断提高,每颗芯片可能含有上万门器件,功耗和散热成为限制芯片性能的瓶颈。无论是双极型工艺集成电路,还是NMOS工艺集成电路,当器件密度从1000门增加到10000门,芯片功率从几百毫瓦增加到几瓦,当芯片的功耗达到几瓦时,已不能再用便宜的塑料封装,必须使用昂贵的陶瓷封装工艺制程技术,还要利用空气或水进行冷却,这些都限制了双极型工艺技术和NMOS工艺技术在超大规模集成电路中的应用。
 

1963年,飞兆(仙童)半导体公司研发实验室的C.T.Sah和FrankWanlass提交了一篇关于CMOS工艺技术的论文,这是首次在半导体业界提出CMOS工艺技术,同时他们还用了一些简单的实验数据对CMOS工艺技术进行了简单的解释[1]。CMOS(Complementarymetal Oxide Semiconductor互补金属氧化物半导体)是把NMOS和PMOS制造在同一个芯片上组成集成电路,CMOS工艺技术是利用互补对称电路来配置连接PMOS和NMOS从而形成逻辑电路,这个电路的静态功耗几乎接近为零,这个理论可以很好地解决超大规模集成电路的功耗问题,这一发现为CMOS工艺技术的发展奠定了理论基础。图1-4所示的是利用PMOS和NMOS组成的CMOS反相器电路,只有在输入端口由低电平(VSS)向高电平(VDD)或者由高电平(VDD)向低电平(VSS)转变的瞬间,NMOS和PMOS才会同时导通,在VDD与VSS间产生电流,从而产生功耗,当输入端口为低电平时只有PMOS导通,当输入端口为高电平时只有NMOS导通,VDD与VSS之间都不会产生电流,所以静态功耗为零。
 

图1-4CMOS工艺反相器电路


1963年6月18日,Walass为CMOS工艺技术申请了专利,但是几天之后,他就离开了仙童,因为仙童宣布在他还没有确切的实验数据之前,没有采用新技术的计划,所以Walass没有机会去完成CMOS工艺技术项目。
 

1966年,美国RCA(美国无线电)公司研制出首颗CMOS工艺门阵列(50门)集成电路。当时用CMOS工艺技术制造的集成电路的集成度并不高,而且速度也很慢,CMOS也很容易发生自毁现象。研究发现CMOS电路中存在寄生的NPN和PNP,它们形成PNPN的结构,它们会在一定条件下会开启,并形成正反馈回路导致电源和地之间形成低阻通路烧毁电路,半导体业界称这种PNPN结构为闩锁结构,由PNPN结构引起的效应称为闩锁效应。图1-5所示的是CMOS反相器电路中寄生的PNPN闩锁结构,当输出端口有噪声时,会引起寄生的双极型晶体管PNP或NPN导通,然后形成导通电流流经电阻Rp或者Rn形成正反馈,导致另外一个寄生的双极型晶体管导通,那么此时两个寄生的双极型晶体管同时导通形成闩锁效应低阻通路烧毁芯片。至此,CMOS的闩锁效应正式引起了半导体业界的注意。
 

图1-5CMOS工艺反相器中寄生PNPN结构

 

 

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1.2 闩锁效应简述
 

闩锁效应是指体CMOS集成电路中所固有的寄生双极晶体管组成的电路会在一定的条件下被触发而形成低阻通路,而产生大电流,并且由于正反馈电路的存在而形成闩锁,导致CMOS集成电路无法正常工作,甚至烧毁芯片
 

在正常情况下,这些寄生的双极晶体管都是截止的,即高阻阻塞态,寄生双极晶体管组成的电路在高阻阻塞态下,它们具有很高的阻抗,漏电流非常小。但是在一定的触发条件下,寄生双极晶体管组成的电路会被触发进入低阻闩锁态。如果触发条件去除后,这些寄生的双极晶体管仍然能保持低阻闩锁态,那么此时低阻闩锁态是可持续的,电压信号足以维持低阻闩锁态,把这种现象称为自持。如果触发条件去除后,寄生的双极晶体管从低阻闩锁态恢复到高阻阻塞态,那么低阻闩锁态是暂时的不可持续的,电压信号不足以维持低阻闩锁态,寄生双极晶体管组成的电路不具有自持,这种现象称为低阻闩锁态只是暂时的。当电路一旦发生闩锁效应,可能形成大电流,假如没有限流机制(例如串联一个足够大的电阻),低阻闩锁态产生大电流可能将pn结或者铝线烧毁,因此就算低阻闩锁态是暂时的,如果没有限流机制,也会造成电路永久失效,这种情况也可以认为电路发生了闩锁效应。所以闩锁效应具有两种形式:一种是具有自持能力的闩锁效应,此时无论闩锁效应有没有造成芯片损毁,它都会导致CMOS芯片无法正常工作;第二种是不具有自持能力的闩锁效应,低阻闩锁态只是暂时的,但是此时的低阻闩锁态会产生大电流烧毁芯片,它也闩锁效应的一种形式。
 

闩锁效应最易发生在易受外部干扰的输入输出电路,也偶尔发生在内部电路。
 

1.2.1SCR(PNPN)闩锁效应
 

在CMOS集成电路中,形成MOS晶体管的同时也会形成相应的寄生双极晶体管结构。在PMOS中,源和漏的重掺杂p型有源区,NW扩散区和p型衬底会形成纵向寄生的PNP结构,在NMOS中,源和漏的重掺杂n型有源区,PW扩散区和PMOS的NW扩散区会形成横向寄生的NPN结构。例如CMOS反相器电路中包含PMOS和NMOS,PMOS的源端和NW一起接电源电压VDD,NMOS的源端和PW一起接地VSS,它们的栅接一起作为输入,它们的漏端接一起作为输出,图1-6(a)是CMOS反相器的电路,图1-6(b)是它的器件剖面图。
 

为了更好的理解闩锁效应形成机理,需要把它的寄生器件也画出来,但是要把其中的一些次要的寄生电阻忽略掉,这样有助于分析。图1-7是CMOS反相器的寄生可控硅(SCR)结构的器件剖面图和等效电路图。从图中我们可以看出,NMOS和PMOS形成CMOS反相器结构的同时,也不可避免地产生了由寄生双极晶体管构成的PNPN器件,即可控硅图1-7(b)。
 

该可控硅器件由两个纵向的PNP双极型晶体管和两个横向的NPN双极型晶体管组成,即PMOS的源(漏)端、NW和PW分别为纵向PNP双极晶体管VT1(VT2)的发射极、基极和集电极;NMOS的漏(源)端、PW和NW分别为横向NPN双极晶体管LT1(LT2)的发射极、基极及集电极。这种寄生的横向NPN晶体管和的纵向PNP晶体管通过电阻Rp(Rp是P阱电阻和P型衬底电阻的并联值)和N阱电阻Rn耦合形成PNPN结构。栅作为输入并不是闩锁效应的源头,可以忽略。

 


图1-6(a)CMOS反相器的电路         (b)它的器件剖面图

 

 

图1-7(a)寄生可控硅结构的器件剖面图    (b)等效电路简图


可控硅结构包含两个纵向的PNP双极型晶体管和两个横向的NPN双极型晶体管。通常认为输出没有信号时,可以忽略掉,图1-8(a)是去掉输出引脚后的简化等效电路,它只包含VT1和LT1两个双极型晶体管,图1-8(b)&(c)是等效模型图。
 

由于VT1和LT1相互影响耦合形成正反馈回路,导致VT1和LT1形成的SCR电性极不稳定,它具有两个不同的状态,一个是高阻阻塞态,另外一个是低阻闩锁态。SCR的初始状态是高阻阻塞态,当SCR处于高阻阻塞态时并不会产生大电流。但是IC可能会受到各种各样的激励,在特定的激励条件下,寄生的SCR可能会脱离高阻阻塞态进入危险的低阻闩锁态,低阻闩锁态就是在电源VDD和地VSS之间产生低阻通路从而形成大电流或者电过载(EOS - Electrical Over Stress)使芯片产生永久性的破坏,或者引起系统错误。如果SCR脱离高阻的阻塞态进入低阻闩锁态后具有自持能力,自持能力就是一旦VT1和LT1导通后,在VDD和VSS之间形成低阻通路形成大电流,并且产生正反馈回路使VT1和LT1一直导通,电路在电源VDD和地VSS之间一直保持低阻通路,除非移除电源,这种现象就称为闩锁效应。一旦SCR进入低阻闩锁态后它的状态不会再恢复到高阻阻塞态,除非重启电源,这也是一种简单的对闩锁效应的理解。

 

 

图1-8(a)SCR简化等效电路图   (b)&(c)SCR等效模型图

图1-9(a)SCR的雪崩电流(b)SCR TLP I-V曲线(c)Vh< VDD 发生闩锁效应


为了更直观表达SCR发生闩锁效应,从传输线脉冲TLP(TransmissionLine Pulse)I-V曲线的角度解释SCR的闩锁效应,图1-9(b)是SCR的TLP I-V曲线。因为VT1和LT1是共享基极和集电极,基极和集电极是由NW和PW组成,VDD与VSS之间实际是由二极管(NW和PW组成的二极管)和两个电阻Rn&Rp组成。
 

当加载在VDD的脉冲电压小于Vt1时,SCR会一直处于高阻阻塞态,它的电流是二极管的反向偏置漏电流,所以高阻阻塞态的漏电流非常小。
 

当加载在VDD的脉冲电压大于Vt1时,SCR会导通并表现为负阻态(曲线的斜率DI/DV<0),PNPN的电流随着脉冲电压的降低而升高。导通后,PNPN的工作状态进入BC段,Vt1实际是NW和PW之间的PN结(C-B结)产生雪崩击穿所需要的电压,I1为雪崩电流非常大,如图1-9(a)中I1,雪崩击穿电流经过Rn和Rp形成正反馈,使PNPN保持导通工作在低阻闩锁态,B点为维持PNPN持续开启的最小电压Vh,电压Vh称为自持电压。在BC段VT1和LT1同时开启并且形成正反馈回路,SCR工作在低阻闩锁态,电流随着电压升高而升高,BC段实际是SCR的稳定工作区间。
 

如图1-10是SCR通过正反馈回路形成低阻闩锁态的机理,雪崩击穿电流I1经过Rn和Rp形成正反馈,I1经过Rn形成压降, PMOS源端的P型有源区与NW衬底的PN结会发生正向偏置,那么PNP工作在放大状态,I1经过Rp形成压降,NMOS源端的N型有源区与PW衬底的PN结正向偏置,那NPN就会导通并工作在放大状态。所以NPN和PNP同时导通,SCR被触发进入低阻通路。
 

当加载在VDD脉冲电压大于Vt2时,SCR工作状态进入CD段,C点Vt2为热击穿(ThermalBreakdown)的临界点,热击穿的本质是处于电场中的介质,由于电介质损耗而产生热量,就是电势能转化为热量,当外加电压足够高时,就可能从散热与发热的热平衡状态转入不平衡状态,电势能产生的热量比传递散失的要多,介质的温度将会越来越高,直至出现永久性损坏,形成开路。寄生的双极型晶体管由热平衡状态转入非热平衡状态,激发大量热电子IV曲线表现负阻态,温度继续升高,直至SCR结构永久性损坏。
 

图1-9(c)是当Vh =< VDD,也就是电源电压VDD大于等于SCR的自持电压,VDD可以提供SCR一直处于低阻闩锁态所需的电流,当SCR闩锁效应被触发后,电路一直维持在低阻闩锁态。如果Vh > VDD,也就是电源电压VDD小于SCR的自持电压,VDD不足以提供SCR一直处于闩锁态所需的电流,SCR不会发生闩锁效应,当SCR闩锁效应被触发后,SCR会在触发条件消失以后重新恢复到高阻阻塞态。
 

从TLP曲线可以看出,有两种方式可以使SCR工作状态进入BC段或者CD段的闩锁态,第一种是出现瞬态激励电压大于等于Vt1,从而产生雪崩击穿电流,使PNPN进入闩锁态,这种方式称为电压触发;第二种是出现瞬态激励电流,该电流大于等于B点对应的电流Ih,使PNPN进入闩锁态,这种方式称为电流触发。

 

 

图1-10SCR通过正反馈回路形成低阻闩锁态的机理

 

 

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1.3闩锁效应的触发方式
 

集成电路中的很多触发方式都会产生电流,只要这些触发电流足够大,都有可能触发闩锁效应。下面我们简要说明这些触发方式的起因。
 

1.3.1输出引脚信号的上冲/下冲
 

当连接N+有源区输出节点上的电压突然下降到比PW的电压低0.7V左右时,N+有源区与PW扩散区的PN结正向偏置,那么LT2(NPN)工作在放大状态,N+有源区会将电子注入到PW和衬底中去,如图1-11(a)是它的剖面图,此时电子在PW中是少子,根据BJT工作原理,这些注入的电子有一部分会与空穴复合,还有一部分会扩散到PW扩散区与NW扩散区形成的反偏PN结边界附近,这部分电子会被强电场加速进入集电区,最后被集电区收集,也就是被NW收集,形成Inw电流,产生欧姆压降Inw*Rn,如果压降足够大Inw*Rn>0.7V,那么P+有源区与NW扩散区的PN结正向偏置,也就是VT1的发射结正偏,那么VT1(PNP)就会导通并工作在放大状态。然后VT1(PNP)会产生正反馈使LT1(NPN)开启,VT1(PNP)和LT1(NPN)形成闩锁效应。图1-11(b)是电路简图。
 

图1-11 N+输出节点将电子注入到衬底

图1-12 P+输出节点将空穴注入到NW
 

与N+输出类似的,当连接P+有源区输出节点上的电压突然上升到比NW电压高0.7V左右时,P+有源区与NW扩散区的PN结正向偏置,那么VT2(PNP)工作在放大状态,P+有源区会将空穴注入到NW中去,此时空穴在NW是少子,如图1-12(a)是它的剖面图,根据BJT工作原理,这些注入的空穴有一部分会与电子复合,还有一部分会扩散到PW扩散区与NW扩散区形成的反偏PN结边界附近,这部分空穴会被强电场加速进入集电区,最后被集电区收集,并被PW收集,形成Ipw电流,产生欧姆压降Ipw*Rp,如果压降足够大Ipw*Rp>0.7V,那么N+有源区与PW扩散区的PN结正向偏置,也就是LT1(PNP)的发射结正偏,那么LT1(NPN)就会导通工作在放大状态。然后LT1(NPN)会产生正反馈使VT1(PNP)开启,VT1(PNP)和LT1(NPN)形成闩锁效应。如图1-12(b)是电路简图。
 

1.3.2输入引脚信号的上冲/下冲
 

以ESD二极管保护电路为例,图1-13是电路简图。当连接N型二极管的N+扩散区输入节点上的电压突然下降到比PW的电压低0.7V左右时,N+有源区与PW扩散区的PN结正向偏置,那么LT1(NPN)作在放大状态,N+有源区会将电子注入到PW和衬底中去,如图1-14(a)是它的剖面图,此时电子在PW中是少子,根据BJT工作原理,这些注入的电子有一部分会与空穴复合,还有一部分会扩散到PW扩散区与NW扩散区形成的反偏PN结边界附近,这部分电子会被强电场加速进入集电区,最后被集电区收集,也就是被NW收集,形成Inw电流,产生欧姆压降Inw*Rn,如果压降足够大Inw*Rn>0.7V,那么P+有源区与NW扩散区的PN结正向偏置,也就是VT1的发射结正偏,那么VT1(PNP)就会导通并工作在放大状态。然后VT1(PNP)会产生正反馈使LT1(NPN)开启,VT1(PNP)和LT1(NPN)形成闩锁效应。图1-14(b)是它的电路简图。

 

 

如图1-13ESD二极管保护电路简图

 

 

图1-14 N+输入节点将电子注入到衬底
 

当连接P型二极管的P+扩散区输入节点上的电压突然上升到比NW电压高0.7V左右时,P+有源区与NW扩散区的PN结正向偏置,那么VT1(PNP)作在放大状态,P+有源区会将空穴注入到NW中去,此时空穴在NW是少子,如图1-15(a)是它的剖面图,根据BJT工作原理,这些注入的空穴有一部分会与电子复合,还有一部分会扩散到PW扩散区与NW扩散区形成的反偏PN结边界附近,这部分空穴会被强电场加速进入集电区,最后被集电区收集,并被PW收集,形成Ipw电流,产生欧姆压降Ipw*Rp,如果压降足够大Ipw*Rp>0.7V,那么N+有源区与PW扩散区的PN结正向偏置,也就是LT1(PNP)的发射结正偏,那么LT1(NPN)就会导通工作在放大状态。然后LT1(NPN)会产生正反馈使VT1(PNP)开启,VT1(PNP)和LT1(NPN)形成闩锁效应。图1-15(b)是它的电路简图。

 

 

图1-15 P+输入节点将空穴注入到NW


1.3.3寄生场区器件
 

就像寄生的晶体管是CMOS固有的一样,寄生的场区器件晶体管也是CMOS固有的。受到上层金属电压的影响场区隔离氧化层与硅的边界聚集电荷,当电压足够大时隔离氧化层下的阱反型产生沟道,寄生的场区器件导通形成电流。对于正的金属偏压,形成寄生的NMOS,PW内的N+有源区是它的源端,NW是它的漏端,Inw是它导通后的电流。
 

图1-16(a)是它的剖面图,电流Inw在Rn上产生欧姆压降Inw*Rn,如果压降足够大Inw*Rn>0.7V,那么P+有源区与NW扩散区的PN结正向偏置,也就是PNP的发射结正偏,那么PNP就会导通并工作在放大状态。然后PNP会产生正反馈使NPN开启,PNP和NPN形成闩锁效应。图1-16(b)是它的电路简图。
 

对于负的金属偏压,形成寄生的PMOS,NW内的P+有源区是它的源端,PW是它的漏端,Ipw是它导通后的电流。图1-17(a)是它的剖面图,电流Ipw在Rp上产生欧姆压降Ipw*Rp,如果压降足够大Ipw*Rp>0.7V,那么N+有源区与PW扩散区的PN结正向偏置,也就是NPN的发射结正偏,那么NPN就会导通并工作在放大状态。然后NPN会产生正反馈使PNP开启,PNP和NPN形成闩锁效应。图1-17(b)是它的电路简图。

 

 

图1-16 寄生的NMOS导通

图1-17 寄生的PMOS导通

 


 

1.4集成闩锁效应培训课程内容介绍:

闩锁效应培训课程主要内容:通过介绍闩锁效应出现的背景、双极型晶体管原理、闩锁效应的触发方式、闩锁效应的业界标准和测试方法(V-test和I-test)、闩锁效应在实际工艺中定性分析、闩锁效应触发的必要条件和改善闩锁效应的措施等,让从事集成电路相关工作的工程师快速理解闩锁效应的原理和闩锁效应的分析方法,从而提高自己解决集成电路闩锁效应相关问题的能力。
 

本系列培训课程共分八节内容
 

第一讲:闩锁效应出现的背景

第二讲:闩锁效应简介

第三讲:双极型晶体管原理

第四讲:闩锁效应的触发方式

第五讲:闩锁效应的业界标准和测试方法

第六讲:闩锁效应在实际工艺中定性分析

第七讲:闩锁效应触发的必要条件

第八讲:改善闩锁效应的措施

希望通过学习本培训课程让工程师快速掌握以下内容:

1. 理解闩锁效应出现的背景,CMOS中寄生NPN和PNP发生闩锁效应的原理。

2. 掌握触发闩锁效应的方式。

3. 理解内部电路很少发生闩锁效应,而闩锁效应通常发生在IO电路的原因。

4. 运用双极型晶体管的原理分析实际工艺的闩锁效应。

5. 掌握发生闩锁效应的必要条件。

6. 正确运用闩锁效应的业界测量方法。

7. 掌握改善闩锁效应的措施。

8. 希望通过学习本课程可以帮助从事集成电路相关工作的工程师构建一个基本的集成电路闩锁效应的知识体系,以及能利用半导体器件物理和工艺知识分析闩锁效应问题,并能简单地利用版图改善IO电路闩锁效应。

第一讲的主要内容:(闩锁效应出现的背景):

  1. 介绍早期双极型工艺技术,它是最早出现的集成电路制程技术,它功耗大,不能满足大规模集成电路的要求。
  2. 介绍早期NMOS和PMOS工艺技术,它的特点是集成度高,但是速度低。
  3. 介绍CMOS工艺技术,集成度高,功耗低。随着技术发展,它是大规模集成电路的必然趋势,但是会引起闩锁效应烧毁集成电路。
  4. 介绍CMOS闩锁效应的物理机理,通过CMOS中寄生的NPN和PNP形成的等效电路的工作原理介绍闩锁效应的物理机理。
  5. 介绍早期SOS CMOS集成电路,制造在蓝宝石SOS上的集成电路可以防止闩锁效应。

第二讲的主要内容:(闩锁效应简介)

  1. 介绍传输线脉冲技术分析方法,以及TLPIV曲线。
  2. 介绍闩锁效应简介,包含PNPN和NPN闩锁效应结构,PNPN和NPN闩锁效应结构具有两种状态,分别是高阻阻塞态和低阻闩锁态,还介绍了PNPN和NPN闩锁效应结构的TLP IV曲线的物理机理。

第三讲的主要内容:(双极型晶体管原理)

  1. 介绍双极型晶体管的原理,双极型晶体管的工作模式和载流子传输过程,得出βn*βp>1是闩锁效应的必要条件,这些内容是后面分析闩锁效应的基础。
  2. 介绍CMOS中标准的双极型晶体管和寄生的双极型晶体管的版图,得出寄生的双极型晶体管的版图是非规则的,没有办法建立闩锁效应的仿真模型。

第四讲的主要内容:(闩锁效应的触发方式)

  1. 介绍输出和输入引脚的基本电路,IO电路存在P-diode&N-diode,或者寄生P-diode&N-diode。
  2. 介绍输出引脚信号的上冲,会导致IO电路中寄生P-diode导通,从而触发寄生PNP,导致闩锁效应。
  3. 介绍输出引脚信号的下冲,会导致IO电路中寄生N-diode导通,从而触发寄生NPN,导致闩锁效应。
  4. 介绍输入引脚信号的上冲,会导致IO电路中P-diode导通,从而触发寄生PNP,导致闩锁效应。
  5. 介绍输入引脚信号的下冲,会导致IO电路中N-diode导通,从而触发寄生NPN,导致闩锁效应。
  6. 介绍NW和PW的PN结的雪崩击穿,会触发寄生NPN和PNP导通,从而导致闩锁效应。
  7. 介绍从NW到外部N+有源区的穿通,会触发寄生PNP,导致闩锁效应。
  8. 介绍从Psub到内部P+有源区的穿通,会触发寄生NPN,导致闩锁效应。
  9. 介绍寄生场区器件,会触发寄生NPN或者PNP导通,从而导致闩锁效应。
  10. 介绍寄生光生电流,会触发寄生NPN和PNP导通,从而导致闩锁效应。
  11. 介绍NMOS热载流子注入,会触发NPN,从而导致闩锁效应。
  12. 介绍漏极雪崩击穿,会触发寄生NPN或者PNP导通,从而导致闩锁效应。

第五讲的主要内容:(闩锁效应的业界标准和测试方法)

  1. 介绍JEDEC概述,JEDEC简介、JEDEC固态技术协会和JEDEC的主要职责。
  2. 介绍闩锁效应测试标准JEDEC78E,制定闩锁效应测试标准的目的和闩锁效应测试的分类(I-test和V-test)。
  3. 介绍电源过电压测试V-test,施加过电压脉冲于电源引脚,V-test的测试过程。
  4. 介绍电流测试I-test,施加正向和负向电流脉冲到芯片的输入/输出引脚(IO、O和I),I-test的测试过程。
  5. 介绍与无源元件相连的特殊管脚的案例,解释不必对它们执行闩锁效应测试的原因。

第六讲的主要内容:(闩锁效应在实际工艺中定性分析)

  1. 介绍HV-CMOS中的闩锁效应结构,可以形成四组闩锁效应结构。
  2. 介绍HV-CMOS的器件结构、版图和剖面图
  3. 介绍HV-CMOS中闩锁效应的测试结构,通过利用闩锁效应的业界标准测试方法分析实际工艺(某Foundry 0.18u HV工艺)的闩锁效应表现,从而对闩锁效应有一个具体的了解。

第七讲的主要内容:(闩锁效应触发的必要条件)

  1. 介绍βn*βp >1是发生闩锁效应的必要充分条件。
  2. 介绍等效电阻Rn和Rp足够大是发生闩锁效应的必要充分条件。
  3. 介绍电压电源大于自持电压是发生闩锁效应的必要充分条件。
  4. 介绍瞬态激励足够大是发生闩锁效应的必要充分条件。
  5. 介绍适合的偏置条件是发生闩锁效应的必要充分条件。
  6. 介绍形成低阻通路是发生闩锁效应的必要充分条件。

第八讲的主要内容:(改善闩锁效应的措施)

  1. 介绍减小βn和βp的方法。
  2. 介绍减小Rn和Rp的方法。
  3. 介绍加少子和多子保护环(doubleguard ring)的方法。
  4. 介绍外延CMOS技术可以改善闩锁效应。
  5. 介绍NBL深埋层技术可以改善闩锁效应。
  6. 介绍倒阱技术可以改善闩锁效应。
  7. 介绍SOI技术可以防止闩锁效应。
  8. 介绍深沟槽隔离技术改善闩锁效应。
 
 

1.5内容摘选:



讲师简介:

温德通,资深芯片设计工程师。畅销书《集成电路制造工艺与工程应用》的作者。毕业于西安电子科技大学微电子学院,曾供职于中芯国际集成电路制造(上海)有限公司,负责工艺制程整合方面的工作;后加入晶门科技(深圳)有限公司,负责集成电路工艺制程、器件、闩锁效应和ESD电路设计等方面的工作;2018年11月离开晶门科技。

版权申明:2018年11月10日温德通先生已经把视频内容授权EETOP全权负责

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关于创芯大讲堂

创芯大讲堂是EETOP旗下在线教育平台,后续会推出一系列微电子行业在线课程。

EETOP是国内知名的半导体、微电子工程师社区。创芯大讲堂推出的课程会是围绕半导体集成电路全产业链,将会包括:从设计到制造,从前端到后端,从模拟、数字到混合集成电路等。希望通过我们的努力能为中国集成电路发展、人才培养等做出微薄之力。

作为一个大型电子工程师社区,当然我们也不仅仅只关注集成电路,后续我们也会推出硬件设计、嵌入式设计相关的各种课程。

 

 

 

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